2026年5月25日，上海ISCAS 2026會場。何庭波身后的大屏幕上，出現(xiàn)了顆芯片的剖面圖——邏輯單元不是躺在平面上，而是像樓層樣被疊了起來上饒PVC管道管件粘接膠，層與層之間，密密麻麻的垂直通道只有1.5微米寬。
這顆年底即將量產(chǎn)的麒麟2026，主頻破3.1GHz，晶體管密度相較前代躍升了53.5，達(dá)到238MTr/平毫米，持平Intel 18A、逼近臺積電初代3nm。而它腳下的工藝，不是2nm，不是3nm，只是7nm。
華為做的事情，跟行業(yè)搞了十年的“3D堆疊”根本就不是回事。
后者是在蓋好的樓之間修天橋，前者是在蓋樓的時(shí)候就直接把房間摞起來。
邏輯折疊動了誰的蛋糕，傳統(tǒng)3D封裝到底卡在哪
傳統(tǒng)3D堆疊、封裝，它們的優(yōu)化對象是已經(jīng)成型的立裸芯。想象下，你把幾棟已經(jīng)建好的平房疊在起，中間裝上電梯。這就是臺積電SoIC、Foveros在做的事——把幾顆完整的模塊裸片用TSV硅通孔或混鍵連起來。裸片內(nèi)部的房間怎么排、墻在哪，不動上饒PVC管道管件粘接膠，該走多遠(yuǎn)的線還是走多遠(yuǎn)。
你只是縮短了不同裸片之間的外部距離，里面的信號該繞的道還得繞。
邏輯折疊的優(yōu)化對象，是單顆芯片內(nèi)部的邏輯門、標(biāo)準(zhǔn)單元。
它像是這樣的：同樣的地基面積，傳統(tǒng)做法只能蓋層，所有房間平鋪，想去對角線的房間，就得橫跨整個(gè)地塊。邏輯折疊則是直接蓋成多層小樓，把需要頻繁互動的兩個(gè)房間摞在起，樓上樓下。要傳東西的時(shí)候，低頭沖樓下喊嗓子就行了，因?yàn)槟隳_底下就是那人，垂直距離連1.5微米都不到。
用北大集成電路學(xué)院的框架來劃分，這事兒就清楚了：傳統(tǒng)3D堆疊是“贗3D”，模塊內(nèi)部的標(biāo)準(zhǔn)單元須釘死在同塊裸片上，EDA工具還是拿傳統(tǒng)的2D流程逐片優(yōu)化，不允許跨die的邏輯移動；邏輯折疊是“真3D”，支持同模塊內(nèi)的標(biāo)準(zhǔn)單元自由劃分到不同的層上，優(yōu)化直接在完整的三維空間里進(jìn)行。
個(gè)是把三臺手機(jī)摞起上饒PVC管道管件粘接膠，個(gè)是在臺手機(jī)里把主板折成了三層。
跑得快的秘密，三種硬件搭出來的時(shí)間壓縮器
問題是，怎么讓樓上樓下的人開口就能遞東西，而不是得先電話確認(rèn)、再等電梯、再走走廊？技術(shù)底盤有三樣。
器件層降RC。 電路里信號跑得慢，核心原因就兩個(gè)：電阻R太大，電容C太大。這里的寄生RC延遲，現(xiàn)在已經(jīng)過了晶體管本身開關(guān)所需要的渡越時(shí)間數(shù)倍。華為在晶體管材料、接觸電阻、低k介質(zhì)上做了源頭優(yōu)化，讓每條線從根上就拖得少。這是地基。
邏輯折疊。 有了低RC底，才敢把芯片里的邏輯門拆開豎直摞起來。麒麟2026用納米混鍵，把關(guān)鍵路徑的走線長度縮短了50到80。你原來從個(gè)模塊到另個(gè)模塊，泡沫板橡塑板專用膠得橫穿整個(gè)芯片平面，現(xiàn)在直接改成短的垂直路徑。
這就是“時(shí)間縮微”——?jiǎng)e人還在彎彎繞繞跑平面路的時(shí)候，你的信號已經(jīng)通過亞微米的垂直速通道到了。果就是，相同制程下，晶體管密度提升了55，能提升了41上饒PVC管道管件粘接膠，這種增幅在傳統(tǒng)摩爾定律路徑下，需要連跨2個(gè)制程節(jié)點(diǎn)、耗時(shí)約3年才能做到。
統(tǒng)總線。 這要把單顆芯片的能力往外拓展到千顆、萬顆的集群。傳統(tǒng)集群里，不同芯片之間的數(shù)據(jù)傳輸，要經(jīng)過好幾層協(xié)議轉(zhuǎn)換，就像從棟樓去另?xiàng)潣牵愕孟瘸鲩T、等紅綠燈、再上速，延遲動輒幾十微秒。
統(tǒng)總線把這些翻譯環(huán)節(jié)全了，把整個(gè)集群的內(nèi)存編址和語義統(tǒng)起來，延遲壓到了百納秒別。80以上都浪費(fèi)在數(shù)據(jù)搬運(yùn)上的力集群，才有機(jī)會把能耗降下去，并行率提到85。
這三者串起來，就是條全鏈路：底層器件把電阻電容壓到低，中層邏輯折疊用垂直空間把信號路徑短，上層統(tǒng)總線再把單芯片的這塊收益，縫擴(kuò)展到集群。條時(shí)間常數(shù)τ，從皮秒的晶體管開關(guān)，到秒的大規(guī)模集群響應(yīng)，全都被當(dāng)成了同套語言去優(yōu)化。
六年的答卷，和不拼制程數(shù)字的新跑道
這不是個(gè)剛留在PPT上的理論。過去六年，華為已經(jīng)沿著這條路量產(chǎn)了381款芯片，覆蓋手機(jī)到服務(wù)器到AI力。
今年即將量產(chǎn)的麒麟2026，是邏輯折疊發(fā)落地的產(chǎn)品，P核能提升41，主頻達(dá)到3.1GHz。路線圖上，到2031年，晶體管密度將突破400MTr/平毫米，CPU核心頻率沖到5GHz以上——等1.4nm的水準(zhǔn)，在成熟制程上達(dá)成。
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中科院周城雄把這條路徑總結(jié)為句“連消帶”：你封我光刻機(jī)，我就在架構(gòu)上重新定義競爭維度，在不比拼線寬的跑道上把能追平。當(dāng)然，大規(guī)模產(chǎn)業(yè)化仍需要設(shè)備、材料等產(chǎn)業(yè)鏈配套環(huán)節(jié)的持續(xù)迭代。
回到文章開頭那個(gè)畫面。當(dāng)個(gè)芯片行業(yè)習(xí)慣了“把晶體管做小”作為唯的出路，有人決定不再去擠那條窄巷子，而是把整座城市從二維翻成了三維。比的不是你建筑面積縮小了多少，而是住在里面的人，從A點(diǎn)到B點(diǎn)，到底能快多少。
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